Diseño e implementación de un temporizador para un sistema en chip (SOC) en lenguaje Verilog
Descripción del Articulo
La temporización electrónica digital ha sido usada para tareas de control de tiempo desde la invención de los circuitos integrados, existen temporizadores individuales encapsulados en un único chip, otros son incluidos dentro de sistemas mayores, el estudio de esta investigación es diseñar un módulo...
| Autor: | |
|---|---|
| Formato: | tesis de grado |
| Fecha de Publicación: | 2018 |
| Institución: | Universidad Nacional Del Altiplano |
| Repositorio: | UNAP-Institucional |
| Lenguaje: | español |
| OAI Identifier: | oai:https://repositorio.unap.edu.pe:20.500.14082/10493 |
| Enlace del recurso: | http://repositorio.unap.edu.pe/handle/20.500.14082/10493 |
| Nivel de acceso: | acceso abierto |
| Materia: | Microelectrónica Diseño de temporalizador |
| id |
RNAP_754aa98a97d8fa237cc5874ba962efc6 |
|---|---|
| oai_identifier_str |
oai:https://repositorio.unap.edu.pe:20.500.14082/10493 |
| network_acronym_str |
RNAP |
| network_name_str |
UNAP-Institucional |
| repository_id_str |
9382 |
| dc.title.es_PE.fl_str_mv |
Diseño e implementación de un temporizador para un sistema en chip (SOC) en lenguaje Verilog |
| title |
Diseño e implementación de un temporizador para un sistema en chip (SOC) en lenguaje Verilog |
| spellingShingle |
Diseño e implementación de un temporizador para un sistema en chip (SOC) en lenguaje Verilog Cueva Mamani, Jose Luis Microelectrónica Diseño de temporalizador |
| title_short |
Diseño e implementación de un temporizador para un sistema en chip (SOC) en lenguaje Verilog |
| title_full |
Diseño e implementación de un temporizador para un sistema en chip (SOC) en lenguaje Verilog |
| title_fullStr |
Diseño e implementación de un temporizador para un sistema en chip (SOC) en lenguaje Verilog |
| title_full_unstemmed |
Diseño e implementación de un temporizador para un sistema en chip (SOC) en lenguaje Verilog |
| title_sort |
Diseño e implementación de un temporizador para un sistema en chip (SOC) en lenguaje Verilog |
| author |
Cueva Mamani, Jose Luis |
| author_facet |
Cueva Mamani, Jose Luis |
| author_role |
author |
| dc.contributor.advisor.fl_str_mv |
Baca Wiesse, Luis Enrique |
| dc.contributor.author.fl_str_mv |
Cueva Mamani, Jose Luis |
| dc.subject.es_PE.fl_str_mv |
Microelectrónica Diseño de temporalizador |
| topic |
Microelectrónica Diseño de temporalizador |
| description |
La temporización electrónica digital ha sido usada para tareas de control de tiempo desde la invención de los circuitos integrados, existen temporizadores individuales encapsulados en un único chip, otros son incluidos dentro de sistemas mayores, el estudio de esta investigación es diseñar un módulo temporizador para formar parte de un sistema en chip (SOC). Estos sistemas en chip son muy comunes en el mercado de la informática móvil, control de vehículos e internet de las cosas (IoT), debido a su bajo costo, función específica y en general bajo consumo de energía, construidos alrededor de un microprocesador junto a otros periféricos. En este trabajo se hace el diseño del temporizador digital para generar y tratar diferentes eventos relacionados con el tiempo que incluye también generación de señales PWM (modulación por amplitud de pulso), las aplicaciones de este dispositivo son: generación de señales de tiempo (Triggers) para inicio de conversiones analógico/digitales en un ADC, circuito de protección Watch Dog (perro guardián), inicio de secuencias de transmisión de datos UART (Comunicación serial), conteo de eventos en los puertos de entrada de un SoC, temporización para despertador de modo de bajo consumo en un microcontrolador, generación de señal PWM, este temporizador incluye una hoja de características como fuente de datos para que pueda ser usado e integrado correctamente dentro de un sistema en chip (SOC) junto con otros componentes. Este documento contiene las características de funcionamiento del temporizador descritos en capítulos posteriores, Se cuenta también con las pruebas respectivas con el software NCSIM de Cadence y a nivel de hardware en un FPGA DE2-115 Altera. |
| publishDate |
2018 |
| dc.date.accessioned.none.fl_str_mv |
2019-05-29T15:02:22Z |
| dc.date.available.none.fl_str_mv |
2019-05-29T15:02:22Z |
| dc.date.issued.fl_str_mv |
2018-12-28 |
| dc.type.es_PE.fl_str_mv |
info:eu-repo/semantics/bachelorThesis |
| format |
bachelorThesis |
| dc.identifier.uri.none.fl_str_mv |
http://repositorio.unap.edu.pe/handle/20.500.14082/10493 |
| url |
http://repositorio.unap.edu.pe/handle/20.500.14082/10493 |
| dc.language.iso.es_PE.fl_str_mv |
spa |
| language |
spa |
| dc.relation.ispartof.fl_str_mv |
SUNEDU |
| dc.rights.es_PE.fl_str_mv |
info:eu-repo/semantics/openAccess |
| dc.rights.uri.es_PE.fl_str_mv |
https://creativecommons.org/licenses/by/4.0/deed.es |
| eu_rights_str_mv |
openAccess |
| rights_invalid_str_mv |
https://creativecommons.org/licenses/by/4.0/deed.es |
| dc.format.es_PE.fl_str_mv |
application/pdf |
| dc.publisher.es_PE.fl_str_mv |
Universidad Nacional del Altiplano. Repositorio Institucional - UNAP |
| dc.publisher.country.es_PE.fl_str_mv |
PE |
| dc.source.es_PE.fl_str_mv |
Universidad Nacional del Altiplano Repositorio Institucional - UNAP |
| dc.source.none.fl_str_mv |
reponame:UNAP-Institucional instname:Universidad Nacional Del Altiplano instacron:UNAP |
| instname_str |
Universidad Nacional Del Altiplano |
| instacron_str |
UNAP |
| institution |
UNAP |
| reponame_str |
UNAP-Institucional |
| collection |
UNAP-Institucional |
| bitstream.url.fl_str_mv |
https://repositorio.unap.edu.pe/bitstream/20.500.14082/10493/1/Cueva_Mamani_Jose_Luis.pdf https://repositorio.unap.edu.pe/bitstream/20.500.14082/10493/2/license.txt https://repositorio.unap.edu.pe/bitstream/20.500.14082/10493/3/Cueva_Mamani_Jose_Luis.pdf.txt |
| bitstream.checksum.fl_str_mv |
ce4265bbe5c255d0aa36e3c5c6e6a5f6 c52066b9c50a8f86be96c82978636682 f05e8b3da62ab896ae6d66e6367659e1 |
| bitstream.checksumAlgorithm.fl_str_mv |
MD5 MD5 MD5 |
| repository.name.fl_str_mv |
Repositorio institucional de la Universidad Nacional del Altiplano |
| repository.mail.fl_str_mv |
dspace-help@myu.edu |
| _version_ |
1819881033780166656 |
| spelling |
Baca Wiesse, Luis EnriqueCueva Mamani, Jose Luis2019-05-29T15:02:22Z2019-05-29T15:02:22Z2018-12-28http://repositorio.unap.edu.pe/handle/20.500.14082/10493La temporización electrónica digital ha sido usada para tareas de control de tiempo desde la invención de los circuitos integrados, existen temporizadores individuales encapsulados en un único chip, otros son incluidos dentro de sistemas mayores, el estudio de esta investigación es diseñar un módulo temporizador para formar parte de un sistema en chip (SOC). Estos sistemas en chip son muy comunes en el mercado de la informática móvil, control de vehículos e internet de las cosas (IoT), debido a su bajo costo, función específica y en general bajo consumo de energía, construidos alrededor de un microprocesador junto a otros periféricos. En este trabajo se hace el diseño del temporizador digital para generar y tratar diferentes eventos relacionados con el tiempo que incluye también generación de señales PWM (modulación por amplitud de pulso), las aplicaciones de este dispositivo son: generación de señales de tiempo (Triggers) para inicio de conversiones analógico/digitales en un ADC, circuito de protección Watch Dog (perro guardián), inicio de secuencias de transmisión de datos UART (Comunicación serial), conteo de eventos en los puertos de entrada de un SoC, temporización para despertador de modo de bajo consumo en un microcontrolador, generación de señal PWM, este temporizador incluye una hoja de características como fuente de datos para que pueda ser usado e integrado correctamente dentro de un sistema en chip (SOC) junto con otros componentes. Este documento contiene las características de funcionamiento del temporizador descritos en capítulos posteriores, Se cuenta también con las pruebas respectivas con el software NCSIM de Cadence y a nivel de hardware en un FPGA DE2-115 Altera.Tesisapplication/pdfspaUniversidad Nacional del Altiplano. Repositorio Institucional - UNAPPEinfo:eu-repo/semantics/openAccesshttps://creativecommons.org/licenses/by/4.0/deed.esUniversidad Nacional del AltiplanoRepositorio Institucional - UNAPreponame:UNAP-Institucionalinstname:Universidad Nacional Del Altiplanoinstacron:UNAPMicroelectrónicaDiseño de temporalizadorDiseño e implementación de un temporizador para un sistema en chip (SOC) en lenguaje Veriloginfo:eu-repo/semantics/bachelorThesisSUNEDUIngeniero ElectrónicoIngeniería ElectrónicaUniversidad Nacional del Altiplano. Facultad de Ingeniería Mecánica Eléctrica, Electrónica y SistemasTítulo Profesional712026ORIGINALCueva_Mamani_Jose_Luis.pdfCueva_Mamani_Jose_Luis.pdfapplication/pdf6183098https://repositorio.unap.edu.pe/bitstream/20.500.14082/10493/1/Cueva_Mamani_Jose_Luis.pdfce4265bbe5c255d0aa36e3c5c6e6a5f6MD51LICENSElicense.txtlicense.txttext/plain; charset=utf-81327https://repositorio.unap.edu.pe/bitstream/20.500.14082/10493/2/license.txtc52066b9c50a8f86be96c82978636682MD52TEXTCueva_Mamani_Jose_Luis.pdf.txtCueva_Mamani_Jose_Luis.pdf.txtExtracted texttext/plain197662https://repositorio.unap.edu.pe/bitstream/20.500.14082/10493/3/Cueva_Mamani_Jose_Luis.pdf.txtf05e8b3da62ab896ae6d66e6367659e1MD5320.500.14082/10493oai:https://repositorio.unap.edu.pe:20.500.14082/104932024-03-04 14:32:29.472Repositorio institucional de la Universidad Nacional del Altiplanodspace-help@myu.edu77u/TGljZW5jaWEgZGUgVXNvCiAKRWwgUmVwb3NpdG9yaW8gSW5zdGl0dWNpb25hbCwgZGlmdW5kZSBtZWRpYW50ZSBsb3MgdHJhYmFqb3MgZGUgaW52ZXN0aWdhY2nDs24gcHJvZHVjaWRvcyBwb3IgbG9zIG1pZW1icm9zIGRlIGxhIHVuaXZlcnNpZGFkLiBFbCBjb250ZW5pZG8gZGUgbG9zIGRvY3VtZW50b3MgZGlnaXRhbGVzIGVzIGRlIGFjY2VzbyBhYmllcnRvIHBhcmEgdG9kYSBwZXJzb25hIGludGVyZXNhZGEuCgpTZSBhY2VwdGEgbGEgZGlmdXNpw7NuIHDDumJsaWNhIGRlIGxhIG9icmEsIHN1IGNvcGlhIHkgZGlzdHJpYnVjacOzbi4gUGFyYSBlc3RvIGVzIG5lY2VzYXJpbyBxdWUgc2UgY3VtcGxhIGNvbiBsYXMgc2lndWllbnRlcyBjb25kaWNpb25lczoKCkVsIG5lY2VzYXJpbyByZWNvbm9jaW1pZW50byBkZSBsYSBhdXRvcsOtYSBkZSBsYSBvYnJhLCBpZGVudGlmaWNhbmRvIG9wb3J0dW5hIHkgY29ycmVjdGFtZW50ZSBhIGxhIHBlcnNvbmEgcXVlIHBvc2VhIGxvcyBkZXJlY2hvcyBkZSBhdXRvci4KCk5vIGVzdMOhIHBlcm1pdGlkbyBlbCB1c28gaW5kZWJpZG8gZGVsIHRyYWJham8gZGUgaW52ZXN0aWdhY2nDs24gY29uIGZpbmVzIGRlIGx1Y3JvIG8gY3VhbHF1aWVyIHRpcG8gZGUgYWN0aXZpZGFkIHF1ZSBwcm9kdXpjYSBnYW5hbmNpYXMgYSBsYXMgcGVyc29uYXMgcXVlIGxvIGRpZnVuZGVuIHNpbiBlbCBjb25zZW50aW1pZW50byBkZWwgYXV0b3IgKGF1dG9yIGxlZ2FsKS4KCkxvcyBkZXJlY2hvcyBtb3JhbGVzIGRlbCBhdXRvciBubyBzb24gYWZlY3RhZG9zIHBvciBsYSBwcmVzZW50ZSBsaWNlbmNpYSBkZSB1c28uCgpEZXJlY2hvcyBkZSBhdXRvcgoKTGEgdW5pdmVyc2lkYWQgbm8gcG9zZWUgbG9zIGRlcmVjaG9zIGRlIHByb3BpZWRhZCBpbnRlbGVjdHVhbC4gTG9zIGRlcmVjaG9zIGRlIGF1dG9yIHNlIGVuY3VlbnRyYW4gcHJvdGVnaWRvcyBwb3IgbGEgbGVnaXNsYWNpw7NuIHBlcnVhbmE6IExleSBzb2JyZSBlbCBEZXJlY2hvIGRlIEF1dG9yIHByb211bGdhZG8gZW4gMTk5NiAoRC5MLiBOwrA4MjIpLCBMZXkgcXVlIG1vZGlmaWNhIGxvcyBhcnTDrWN1bG9zIDE4OMKwIHkgMTg5wrAgZGVsIGRlY3JldG8gbGVnaXNsYXRpdm8gTsKwODIyLCBMZXkgc29icmUgZGVyZWNob3MgZGUgYXV0b3IgcHJvbXVsZ2FkbyBlbiAyMDA1IChMZXkgTsKwMjg1MTcpLCBEZWNyZXRvIExlZ2lzbGF0aXZvIHF1ZSBhcHJ1ZWJhIGxhIG1vZGlmaWNhY2nDs24gZGVsIERlY3JldG8gTGVnaXNsYXRpdm8gTsKwODIyLCBMZXkgc29icmUgZWwgRGVyZWNobyBkZSBBdXRvciBwcm9tdWxnYWRvIGVuIDIwMDggKEQuTC4gTsKwMTA3NikuCg== |
| score |
13.894945 |
Nota importante:
La información contenida en este registro es de entera responsabilidad de la institución que gestiona el repositorio institucional donde esta contenido este documento o set de datos. El CONCYTEC no se hace responsable por los contenidos (publicaciones y/o datos) accesibles a través del Repositorio Nacional Digital de Ciencia, Tecnología e Innovación de Acceso Abierto (ALICIA).
La información contenida en este registro es de entera responsabilidad de la institución que gestiona el repositorio institucional donde esta contenido este documento o set de datos. El CONCYTEC no se hace responsable por los contenidos (publicaciones y/o datos) accesibles a través del Repositorio Nacional Digital de Ciencia, Tecnología e Innovación de Acceso Abierto (ALICIA).
