Diseño e implementación de un temporizador para un sistema en chip (SOC) en lenguaje Verilog

• Autor: Cueva Mamani, Jose Luis
• Formato: tesis de grado
• Fecha de Publicación: 2018
• Institución: Universidad Nacional Del Altiplano
• Repositorio: UNAP-Institucional
• Lenguaje: español
• OAI Identifier: oai:https://repositorio.unap.edu.pe:20.500.14082/10493
• Enlace del recurso: http://repositorio.unap.edu.pe/handle/20.500.14082/10493
• Nivel de acceso: acceso abierto
• Materia: Microelectrónica; Diseño de temporalizador

La temporización electrónica digital ha sido usada para tareas de control de tiempo desde la invención de los circuitos integrados, existen temporizadores individuales encapsulados en un único chip, otros son incluidos dentro de sistemas mayores, el estudio de esta investigación es diseñar un módulo temporizador para formar parte de un sistema en chip (SOC). Estos sistemas en chip son muy comunes en el mercado de la informática móvil, control de vehículos e internet de las cosas (IoT), debido a su bajo costo, función específica y en general bajo consumo de energía, construidos alrededor de un microprocesador junto a otros periféricos. En este trabajo se hace el diseño del temporizador digital para generar y tratar diferentes eventos relacionados con el tiempo que incluye también generación de señales PWM (modulación por amplitud de pulso), las aplicaciones de este dispositivo son: generación de señales de tiempo (Triggers) para inicio de conversiones analógico/digitales en un ADC, circuito de protección Watch Dog (perro guardián), inicio de secuencias de transmisión de datos UART (Comunicación serial), conteo de eventos en los puertos de entrada de un SoC, temporización para despertador de modo de bajo consumo en un microcontrolador, generación de señal PWM, este temporizador incluye una hoja de características como fuente de datos para que pueda ser usado e integrado correctamente dentro de un sistema en chip (SOC) junto con otros componentes. Este documento contiene las características de funcionamiento del temporizador descritos en capítulos posteriores, Se cuenta también con las pruebas respectivas con el software NCSIM de Cadence y a nivel de hardware en un FPGA DE2-115 Altera.