El presente trabajo de investigación muestra el diseño e implementación en hardware basado en dispositivos de lógica programable de alta complejidad como son los FPGAs, de una red neuronal artificial de Hopfield para la recuperación de patrones almacenados, a partir de patrones difusos. Se diseñaron dos redes neuronales artificiales (básica y avanzada), haciéndose uso de herramientas de diseño electrónico EDA y lenguaje de descripción de hardware.

Los arreglos de puerta programables en campo (FPGA) parcialmente reconfigurables (PR) dividen el FPGA en una región estática y múltiples regiones PR (PRR). Esta partición permite un tiempo de reconfiguración más rápido, en comparación con la configuración de la FPGA completa, ya que los PRR se reconfiguran utilizando flujos de bits parciales más pequeños. Los FPGA PR también permiten una reconfiguración aislada, ya que solo el PRR reconfigurado detiene la ejecución mientras el resto del FPGA continúa funcionando. La reconfiguración más rápida y aislada permite la multiplexación flexible de tareas de hardware en los PRR y, para explotar por completo esta multiplexación de tiempo PRR, las tareas de mayor prioridad deberían poder evitar las tareas de menor prioridad, y las tareas anticipadas deberían poder reanudar la ejecución en cualquier PRR con suficiente recursos...