Evaluación eléctrica y física de métodos de generación de redes lógicas para compuertas estáticas CMOS complementarias (SCCG)

• Autor: Perez Ramirez, Jair Moises
• Formato: tesis de grado
• Fecha de Publicación: 2022
• Institución: Pontificia Universidad Católica del Perú
• Repositorio: PUCP-Tesis
• Lenguaje: español
• OAI Identifier: oai:tesis.pucp.edu.pe:20.500.12404/24412
• Enlace del recurso: http://hdl.handle.net/20.500.12404/24412
• Nivel de acceso: acceso abierto
• Materia: Circuitos integrados; Microelectrónica; CMOS (Electrónica); https://purl.org/pe-repo/ocde/ford#2.02.01

Recientemente la evolución de la industria de la microelectrónica ha permitido el desarrollo de herramientas de diseño electrónico automático (EDA), las cuales tienen por objetivo optimizar el proceso de diseño de circuitos integrados (IC). Tradicionalmente en la creación de un IC se suele utilizar el enfoque de diseño de celdas estándar; no obstante, este tipo de flujo de diseño se encuentra limitado por la cantidad de compuertas lógicas que estén definidas en la librería utilizada. Es por ello que diversos estudios han realizado investigaciones respecto a la optimización de circuitos por Compuertas CMOS Estáticas Complementarias (SCCG). En la literatura podemos encontrar diversas estrategias de diseño de compuertas SCCG; sin embargo, la métrica que se usa para definir el mejor arreglo es la cantidad de transistores, la cual carece de otros análisis concernientes a los parámetros eléctricos y físicos. Es por ello que en este trabajo de tesis se plantea evaluarlas redes de transistores SCCG generadas por el framework SwitchCraft mediante un análisis eléctrico realizado con el software CADENCE y un análisis físico de los layouts generados por medio de la herramienta ASTRAN.