El propósito del presente trabajo de tesis es implementar un sistema digital en un FPGA que conmute, mediante reconfiguración dinámica parcial, la lógica de unidades aceleradoras conectadas a un núcleo de procesador de arquitectura RISC-V. A partir de esta implementación, la hipótesis del trabajo de tesis sostiene que es posible aumentar el rendimiento de distintas aplicaciones sin utilizar una mayor cantidad de recursos. El paradigma del uso de aceleradores surge como solución a las limitaciones actuales que se tienen para aumentar el rendimiento de los procesadores ya que, si bien la ley de Moore sigue siendo extendida por los fabricantes, el rendimiento por consumo energético es cada vez más bajo. Por esta razón, el presente trabajo de tesis explora el uso de aceleradores de distintos algoritmos utilizando una arquitectura reconfigurable, que permita una implementación mul...