Diseño e implementación de un procesador dinámicamente reconfigurable basado en la arquitectura RISC-V utilizando un FPGA y aplicado a cifrado de datos - Abdala Castro, Jairo Walber (2024)
El propósito del presente trabajo de tesis es implementar un sistema digital en un FPGA que conmute, mediante reconfiguración dinámica parcial, la lógica de unidades aceleradoras conectadas a un núcleo de procesador de arquitectura RISC-V. A partir de esta implementación, la hipótesis del trabajo de tesis sostiene que es posible aumentar el rendimiento de distintas aplicaciones sin utilizar una mayor cantidad de recursos. El paradigma del uso de aceleradores surge como solución a las limitaciones actuales que se tienen para aumentar el rendimiento de los procesadores ya que, si bien la ley de Moore sigue siendo extendida por los fabricantes, el rendimiento por consumo energético es cada vez más bajo. Por esta razón, el presente trabajo de tesis explora el uso de aceleradores de distintos algoritmos utilizando una arquitectura reconfigurable, que permita una implementación multiplexada en el tiempo en lugar de ocupar un mayor espacio físico del FPGA. La metodología de investigación aplicada es cuantitativa. El sistema completo es implementado en una tarjeta de desarrollo Nexys 4-DDR y es probado con aceleradores de los algoritmos de cifrado AES y DES, donde se obtiene un aumento en el rendimiento de 135.60 con respecto a la ejecución de software en una arquitectura convencional. El presente trabajo de tesis concluye que es posible manejar la reconfiguración dinámica parcial desde un procesador no oficial del fabricante Xilinx, y que el sistema implementado logra un mejor rendimiento para distintas aplicaciones sin variar el consumo de recursos de hardware.